Toshiba desarrolla tecnología de bajo consumo para SRAM integrada

TOKIO--(BUSINESS WIRE)--Toshiba Corporation (TOKYO:6502) anunció hoy el desarrollo de una innovadora tecnología de bajo consumo para Memoria de acceso aleatorio estática (Static Random Access Memory, SRAM) integrada para aplicaciones en teléfonos inteligentes y otros productos móviles. La nueva tecnología reduce el consumo en modo activo y en modo de espera en temperaturas que van desde temperatura ambiente (room temperature, RT) hasta alta temperatura (high temperature, HT) mediante el uso de una calculadora de consumo de las líneas de bits (bit line power calculator, BLPC) y un circuito de retención controlable digitalmente (digitally controllable retention circuit, DCRC). Se ha confirmado un prototipo para reducir el consumo de energía en modo activo y en modo de espera a 25º C, en un 27 % y un 85 %, respectivamente.

“Un 27 % de reducción del consumo de energía en modo activo y un 85 % en modo de espera en la SRAM en sistema de alimentación doble utilizando la calculadora de consumo de las líneas de bits y el circuito de retención controlable digitalmente”

Toshiba presentó este desarrollo en la 2013 International Solid-State Circuit Conference en San Francisco, California, el 20 de febrero⁽¹⁾.

La mayor vida útil de la batería requiere un menor consumo de energía tanto en el modo de alto rendimiento como en el modo de bajo rendimiento (decodificación de MP3, procesamiento de fondo, etcétera.). Como las aplicaciones de bajo rendimiento requieren sólo unas decenas de de MHz de operación, la temperatura SRAM se mantiene a temperatura ambiente, donde los consumos de energía en modo activo y las fugas son comparables. Ante esto, la cuestión clave es la reducción del consumo en modo activo y en modo de espera, de alta temperatura a temperatura ambiente.

La nueva tecnología de Toshiba aplica una calculadora de consumo de líneas de bits (BLPC) y un circuito de retención controlable digitalmente (DCRC). La BLPC predice el consumo de energía de las líneas de bits mediante el uso de líneas de bits replicadas para controlar la frecuencia del oscilador en anillo. Reduce al mínimo el consumo de energía en modo activo de la SRAM en ciertas condiciones mediante el control del consumo de corriente de los circuitos de descanso de la SRAM. El DCRC disminuye, en gran medida, el consumo de energía en modo de espera en el circuito de retención al activarse, periódicamente, para actualizar el tamaño de la memoria intermedia (buffer) del controlador de retención.

Toshiba continuará desarrollando tecnologías que contribuyan al sistema LSI de alto rendimiento y bajo consumo de energía para productos móviles.

Notas: (1) Número: 18.3: "Un 27 % de reducción del consumo de energía en modo activo y un 85 % en modo de espera en la SRAM en sistema de alimentación doble utilizando la calculadora de consumo de las líneas de bits y el circuito de retención controlable digitalmente"

Acerca de Toshiba

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